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台积电介绍N3工艺使用的FINFLEX技术,并正式公布N2工艺

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介绍了N3制程节点使用的FINFLEX技术

在现实生活中,一系列的产品设计都是妥协的结果,在芯片世界也不例外,需要在性能、功率和成本之间平衡。对于芯片设计师而言,需要结合自身的定位选择合适的半导体工艺技术。

台积电(TSMC)在其2022年技术论坛上,介绍了N3制程节点使用的FINFLEX技术,扩展了工艺的性能、功率和密度范围,允许芯片设计人员使用相同的设计工具集为同一芯片上的每个关键功能块选择最佳选项。

N3制程节点使用的FINFLEX技术包括了以下特性和选项:

3-2 FIN - 最快的时钟频率和最高的性能满足最苛刻的计算需求

2-2 FIN - 高能效表现,在性能、功率和密度之间取得良好的平衡

2-1 FIN - 超高能效、最低功耗、最低泄漏和最高密度

台积电表示,近年来的一种趋势是采用混合架构的处理器,即高性能的内核与高能效的内核搭配使用,同时还辅以各种功能模块。借助FINFLEX技术,设计人员可以为同一个芯片上的这些功能模块选择最佳的工艺配置,优化每个模块同时不会影响其他模块。

无论从PPA(功率、性能、面积),以及上市和量产时间,加上一开始就考虑实现基于FINFLEX技术的定制配置,台积电认为其N3制程节点在工艺技术上将处于领先水平,可以为任何产品提供最广泛且灵活的设计范围。此外,台积电通过与EDA合作伙伴密切合作,让客户能够通过使用相同的工具集,在产品中充分利用FINFLEX技术。

根据此前的消息,台积电第二版3nm制程的N3B会在今年8月份率先投片,第三版3nm制程的N3E的量产时间可能由原来的2023年下半年提前到2023年第二季度。据了解,N3E在N3基础上减少了EUV光罩层数,从25层减少到21层,逻辑密度低了8%,但仍然比N5制程节点要高出60%。

去年台积电总裁魏哲家曾表示,N3制程节点仍使用FinFET(鳍式场效应晶体管),推出的时候将成为业界最先进的PPA和晶体管技术,同时也会是台积电另一个大规模量产且持久的制程节点。

相信此次介绍的FINFLEX技术是台积电N3工艺上的杀手锏之一,进一步增强了台积电在该制程节点的信心。

台积电在这次2022年技术论坛上,也正式公布了N2工艺,这是其第一个使用Gate-all-around FETs(GAAFET)晶体管的制程节点,不过台积电称之为“Nanosheet”,以取代FinFET。N2工艺将提供更全面的性能和功率表现,不过密度方面的提升就较为一般。

据台积电介绍,N2工艺相较于N3E工艺,芯片密度增加了约1.1倍,在相同功率和复杂度下实现10%到15%的性能提升,以及相同频率下,功耗可降低25%到30%。N2工艺将用于各种芯片,包括了CPU、GPU和移动平台的SoC,同时会将更多地使用多芯片封装来实现优化性能和成本,预计2025年末进入大批量生产阶段。

此外,台积电将在2024年引进ASML的高数值孔径极紫外光(High-NA EUV)光刻机,前期主要用于研究。在去年七月份的“英特尔加速创新:制程工艺和封装技术线上发布会”上,英特尔重点介绍了迅速采用下一代极紫外光刻(EUV)技术的计划,表示将部署业界第一台High-NA EUV光刻机。

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发布日期:2022-06-19 16:17:13

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